系统时钟

系统总线：

片内总线：

AXI：

AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。 它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并 更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。

AHB:

随着深亚微米工艺技术日益成熟，集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法，发展到基于IP复用的设计方法，并在SOC设计中得到了广泛应用。在基于IP复用的SoC（System on Chip的缩写，称为系统级芯片,也有称片上系统）设计中，片上总线设计是最关键的问题。为此，业界出现了很多片上总线标准。其中，由ARM公司推出的AMBA片上总线受到了广大IP开发商和SoC系统集成者的青睐，已成为一种流行的工业标准片上结构。AMBA规范主要包括了AHB(Advanced High performance Bus)系统总线和APB(Advanced Peripheral Bus)外围总线。

AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接，作为SoC的片上系统总线

APB:

APB主要用于低带宽的周边外设之间的连接，例如UART、1284等，它的总线架构不像AHB支持多个主模块，在APB里面唯一的主模块就是APB 桥。

1)系统初始化为IDLE状态，此时没有传输操作，也没有选中任何从模块。

2)当有传输要进行时，PSELx=1，PENABLE=0，系统进入SETUP状态，并只会在SETUP 状态停留一个周期。当PCLK的下一个上升沿时到来时，系统进入ENABLE 状态。 　　3)系统进入ENABLE状态时，维持之前在SETUP 状态的PADDR、PSEL、PWRITE不变，并将PENABLE置为1。传输也只会在ENABLE状态维持一个周期，在经过SETUP与ENABLE 状态之后就已完成。之后如果没有传输要进行，就进入IDLE状态等待；如果有连续的传输，则进入SETUP状态。

http://baike.baidu.com/view/1362076.htm

http://baike.baidu.com/view/2375625.htm

 

3个clk：

The System Clock Control logic in S3C6410X generates the required system clock signals, ARMCLK for CPU, HCLKfor AXI/AHB-bus peripherals, and PCLK for the APB bus peripherals.

PLL：

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锁相环（PLL: Phase-locked loops）是一种利用反馈（Feedback）控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”（Phase-locked）。

应用领域

锁相环在众多领域有应用，如无线通信、数字电视、广播等。具体的应用范围包括但不限于：

无线通信系统收发模块 (Transceiver)数据及时钟恢复电路 (Clock and Data Recovery - CDR)频率综合电路 (Frequency synthesizer)跳频通信 (Frequency-hopping spread spectrum - FHSS)数字电视接收机

组成

一个锁相环电路通常由以下模块构成：

鉴频鉴相器(PFD)(或鉴相器:PD)低通滤波器(LPF)压控振荡器(VCO)反馈回路(通常由一个分频器(Frequency divider)来实现)

每个模块的简单原理描述如下：

鉴频鉴相器： 对输入的参考信号和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至低通滤波器。低通滤波器： 将输入信号中的高频成分滤除，保留直流部分送至压控振荡器。压控振荡器： 输出一个周期信号,其频率由输入电压所控制。反馈回路 ： 将压控振荡器输出的信号送回至鉴频鉴相器。通常压控振荡器的输出信号的频率大于参考信号的频率，因此需在此加入分频器以降低频率。

分类

按照实现技术，可以分为模拟锁相环(Analog PLL)和数字锁相环(Digital PLL)。按照反馈回路，可以分为整数倍分频锁相环(Integer-N PLL)和分数倍分频锁相环(Fractional-N PLL)。按照鉴频鉴相器的实现方式，可以分为电荷泵锁相环(Charge-Pump PLL)和非电荷泵锁相环。按照环路的带宽，它可以分为宽带锁相环(Wide band loop PLL)和窄带锁相环(Narrow band loop PLL)。

性能指标

对于锁相环来说，最关键的性能是在于相位噪声(Phase noise)和动态性能（Dynamics）。

锁相环的相位噪声对通信系统的整体性能影响甚大，因此设计中对相位噪声的要求有具体而严格的指标要求。锁相环的动态性能决定了它能够同步参考源的速度和精度，以及在多大范围内能够跟踪参考源。锁相环的动态性能包括：锁定时间(Lock time)，捕获范围(Capture range)，锁定范围(Hold range)等。

另外，锁相环的稳定性指标包括：环路带宽(Loop bandwidth)，相位裕度(Phase marge)等。

Three PLLs: ARM PLL, main PLL, extra PLL (for the modules those use special frequency)---. APLL　　　　　　　　- ARMCLK. MPLL(Main PLL)　　 - HCLK and PCLK. EPLL　　　　　　　　- peripherals and audioThere are three PLLs in S3C6410X. One isfor ARMCLK only. Second is for HCLK and PCLK. The third thing is for peripheral, especially for audio relatedclocks. The clock control logic generates slow-rate clock-signals for ARMCLK, HCLK and PCLK by bypassingexternally supplied clock sources. The clock signal to each peripheral block can be enabled or disabled bysoftware control to reduce the power consumption.

clock generation module. The clock source selects between anexternal crystal (XXTIpll) and external clock (XEXTCLK). The clock generator consists of three PLLs (PhaseLocked Loop) which generate high frequency clock signals up to 1.6GHz.其他文章：

http://blog.csdn.net/muge0913/article/details/7364706

http://www.cnblogs.com/timkyle/archive/2012/03/08/2384520.html

 

转载于:https://www.cnblogs.com/jiffies/archive/2012/11/13/2767824.html